基于FPGA和DSP的中频采集电路设计与实现

0 引言

信号采集与处理领域，DSP+FPGA 是一种先进且有效的技术实现方式。DSP 适用于处理结构复杂的算法，而现场可编程逻辑阵列（FPGA） 则擅长处理高效且算法固定的任务。与专用集成电路（ASIC） 相比，FPGA 具有灵活性强、可在线配置、易于修改和维护等优点[1-2]。

随着 FPGA 和 DSP 技术的快速发展，其在信号采集与处理领域的应用潜力日益凸显。其中，基于 FPGA 和 DSP 的中频采集电路在通信、雷达、电子测量等领域具有广泛的应用[3-4]。然而，传统的中频采集电路设计方案在性能、成本和可靠性方面存在一定局限性。为了满足不断增长的需求，提高电路性能和竞争力，本文旨在设计并实现一种基于国产 FPGA 和 DSP 的中频采集电路，以期获得更高的性能、更低的成本和更好的可靠性。

本研究旨在设计并实现一种基于国产 FPGA 和 DSP 的中频采集电路，并对其进行测试和验证。文章后续章节将详细介绍该中频采集电路的设计原理、实现方法以及测试结果。

1 详细设计

1.1 系统方案设计

FPGA 擅长并行处理，适用于对工作频率和时序要求较高的应用场景，而 DSP 在数据运算速度方面具有优势，适用于高速、大规模数据计算任务，例如数据解析、系统控制和参数计算等[5-7]。基于国产FPGA和DSP的中频采集电路的硬件架构设计可以包括以下几个主要部分：

1） 国产FPGA：负责数据采集、处理和控制功能，其他模块进行高速数据交互，实现逻辑控制和算法处理。

2） 国产 DSP：负责数字信号处理，实现复杂的信号处理算法，提升系统处理能力。

3） ADC 模块：完成中频信号放大、滤波和模数转换，确保信号质量、稳定性、精度和采样速率。

4） 电源管理模块：为各个组件提供稳定的电源，实现电源的滤波和稳压功能。

5） 存储模块：用于存储采集的数据和处理结果，并提供足够的存储容量与访问速度。

6） 时钟和复位电路：提供系统所需的时钟信号，以确保系统的稳定复位。

7） 接口电路：与外部设备进行连接和通信，包括数据接口与控制接口等。

中频采集电路架构如图 1 所示，主要包括 FPGA 模块、DSP 模块、ADC 模块、FLASH 存储器、SDRAM 存储器以及以太网模块等。电路板上集成了时钟芯片、温补晶振和百兆网芯片，分别提供系统时钟、参考时钟和以太网接口。其中，DSP 和 FPGA 之间通过 EMIF 接口进行数据交互，调试接口则采用 J70A 高密连接器。该电路能够实现 ADC 采样、百兆网通信以及 DSP 和 FPGA 之间的数据交互等功能。

1.2 FPGA 模块设计

选用某国产SRAM 型FPGA 电路，其包含了326 080 个逻辑单元（Logic Cell） 、840 个DSP48 Slice、16 020 Kb的可编程Block RAM、集成高性能（HP） 和高范围（HR） 两种模式的用户可编程接口、CMT（MMCM+ PLL） 时钟管理系统、PCIe和GTX高速收发器等硬核模块。可满足无线、工业、医疗、广播以及雷达等应用需求，如大批量10G光学有线通信设备、LTE无线网络、新一代高清3D平板显示器和广播视频点播系统等。

FPGA采用先进的高性能、28纳米工艺技术，以4G0M0A GCb/s/s D的SPI/计O算带能宽力、3，2实万现个了逻无辑与单伦比元的容系量统和性92能0提升，同时功耗比上一代器件降低50%。该FPGA芯片具有以下特点：

1） 逻辑单元（Logic Cell） ：逻辑单元是FPGA的主要结构。YX4F300T-900I 采用与上代产品相似的LUT结构（6 输入LUT） 、控制逻辑以及输出。逻辑单元具备三种工作模式：分布式存储器、串行移位寄存器和 LUT。

2） Block RAM：FPGA 内部集成36 Kb 双端口块RAM，内置FIFO 逻辑，且支持单端口与真双端口功能，主要应用于片上数据缓存。

3） 时钟管理单元：时钟管理单元包含锁相环（PLL） 和混合模式时钟管理器（MMCM） 两部分。与上一代DCM 和PLL 模块相比，采用数字-模拟混合模式的MMCM块可以实现更高精度和更低抖动的时钟信号。

4） SelectIO接口：FPGA集成的GPIO接口符合最新标准，具有更高速度。其逻辑与GPIO接口控制功能以及逐比特校正功能。此外，FPGA还支持业界领先的1.25G LVDS 和 1866 Mb/s DDR3存储器接口。

5） DSP48：器件中的DSP Slice具有25×18乘法器、48位累加器和超进位加法器，支持预加法和乘法累加引擎（Multiply-Accumulate Engine） 。此外，该DSP48还支持低时延流水线（Pipeline Stage） 和模式检测功能。

6）高速串行收发器：GTX收发器最高支持12.5Gbps传输速率，同时支持PCle 2.0、万兆光纤通信、JESD 204B接口通信等功能。

7） 模拟前端：带有标记的模数转换器（XADC） ，与前代器件相比，提升了该器件的系统监控功能，并提高了系统的可靠性和稳定性。

8） 安全性：芯片内部具有采用256位AES编码机制的加密模块。该模块可确保比特流加载安全，保护关键信息不外泄，且密钥可永久性地保存在器件eFUSE中，无须额外电池供电以保存密钥。

根据上述FPGA的功能特性可知该FPGA芯片能够满足设计要求， 设计FPGA 部分硬件原理框图，如图2所示。

1.3 DSP模块设计

DSP模块选用飞腾公司的 FT6713型号 DSP，该芯片是一款多核 DSP数字信号处理器，由4个DSP核组成，单核主频为 500MHz，功能与 TI TMS320C6713 B兼容，具有高性能、低功耗、易于扩展的特点。

DSP通过EMIF接口与SDRAM以及并行NOR FLASH进行数据交换互。其中，一片并行NOR FLASH被复用挂载在FOGA上，用于通过FPGA对DSP进行代码升级。SDRAM选用紫光的SCB33S128320AE-6BI，容量为128Mb，（4M×32bit）。并行NOR FLASH选用 AMD 的 Am29LV160B，容量为 16 Mbit。

DSP部分硬件设计原理框图如图 3所示：

该DSP芯片支持通过 EMIF接口由 FPGA 进行启动。在上电时，FPGA 首先完成自身加载，然后对DSP进行上 电复位并加载启动程序。该方案能够在3秒内完成FPGA和DSP的上电以及程序加载。

1.4 DSP模块设计

ADC 模块选用苏州云芯微电子的 YA14D250，这是一款双通道、14 位采样精度的模数转换器，采样速率高达 250 MSPS，适用于低成本、小尺寸、宽带宽和多功能通信应用。

YA14D250采用多级、差分流水线式架构，并集成了输出纠错逻辑和占空比稳定器，以确保长时间维持卓越的性能。该 ADC 具有宽频带宽输入特性，支持灵活的输入范围选择。其输出数据可通过两个 14位 LVDS 输出端口以通道复用或交错格式输出。此外，YA14D250 还具备灵活的关断选项，可有效降低功耗。用户可通过三线式 SPI 兼容型串行接口对其进行设置和控制。YA14D250 的最高采样率为 250MSPS，采样分辨率为 14 位，输入幅值最高可达 1.75Vpp，能够满足设计要求。

1.5电源模块设计

电源模块设计采用外部 +5V 单电源输入，通过板载 DC-DC 或 LDO 转换器生成系统所需的各种电压。设计中遵循数字电源与模拟电源分离的原则，模拟电源部分均采用低噪声 LDO 提供，以确保电源稳定性。同时，选用高效率的电源转换芯片，以降低功耗和发热。在电源设计中，还考虑了 DC-DC 开关频率和 LDO 噪声抑制对 ADDA、PLL 性能的影响，并在 PCB 布局布线中采取相应措施。

对于数字部分如FPGA、数字IO等电路，则优先考虑效率采用DC-DC型转换器实现，以提供最高的效率和最低的发热量。考虑到含有一部分射频收发器件，在这一部分的设计中使用线性电源用于抑制电源噪声，以提高射频指标是十分必要的。

该方案的电源轨设计根据芯片功耗，选用了多款LDO与DC/DC芯片，电源芯片型号如表1所示：

电源上电时序如图5所示：

1.6 测试验证

中频采集电路测试框图如图6所示：1） 将待测板卡连接至对插测试板。

2） 通过 JTAG 调试接口连接 PC 计算机。

3） 连接信号源并输出中频信号。

4） 通过上位机软件与电路板进行数据收发，以测试网络通讯功能。

在实验室环境下对中频采集电路板进行测试，测试参数设置为：采样点数 1024、ADC 采样率 100MHz、ADC 采样位数 16 位。测试结果如图7所示。从图中可以看出，该电路的 SNR、SFDR、ENOB 等指标能够满足大部分应用场景的需求。

2 结论

本文设计并实现了一种基于 FPGA 和 DSP 的中频采集电路，该电路具有高效率和高稳定性的特点。测试结果表明，该电路能够实现对中频信号的高效采集和处理，达到了预期设计指标。该设计结合了 FPGA 和 DSP 的优势，实现了更高的电路整体性能。该电路具有一定的通用性和可扩展性，可应用于多种相关领域。本研究结果表明，国产 FPGA 和 DSP 芯片在中频信号采集领域具有较强的竞争力，为国产芯片的发展提供了有力支持。本文设计并实现的基于国产 FPGA 和 DSP 的中频采集电路为相关领域提供了一种可靠、高效的解决方案，未来将在更广泛的领域展现出应用潜力。